Hacker News 2026.06.26 35

반도체 미세화, 드디어 '1나노 벽'을 넘다 — IBM이 여는 옹스트롬 시대 쉽게 풀어보기

'1나노보다 작은 칩'이 대체 무슨 뜻일까요

IBM이 1나노미터(nm)보다 더 미세한 칩 기술을 발표했어요. 그런데 이 뉴스를 제대로 이해하려면 먼저 짚고 갈 게 하나 있어요. 요즘 '3나노 공정', '2나노 공정' 할 때의 그 숫자가 사실 실제 크기가 아니라는 거예요.

이게 뭐냐면요. 예전엔 '90나노 공정'이라고 하면 트랜지스터의 핵심 부품 크기가 진짜 90나노였어요. 근데 지금의 '2나노'는 그냥 세대를 구분하는 이름표일 뿐이에요. 실제 트랜지스터 부품들은 그것보다 훨씬 크거든요. 그래서 '1나노보다 작다(sub-1nm)'는 말도 진짜 1나노짜리 부품이 아니라 '1나노 세대 다음 세대'라는 의미로 받아들이는 게 정확해요. TSMC는 이 영역을 A14, A10(1.4나노, 1.0나노) 식으로, 인텔은 18A, 14A 식으로 부르고 있어요.

왜 작게 만드는 게 이렇게 어려워졌을까요

트랜지스터는 결국 전기를 켜고 끄는 스위치예요. 이걸 계속 작게 만들면 문제가 생기는데요. 스위치를 꺼도 전기가 슬금슬금 새고(누설), 심지어 전자가 벽을 그냥 통과해버리는 양자 터널링 현상까지 일어나요. 너무 작아지면 물리 법칙이 발목을 잡는 거죠.

그래서 엔지니어들은 트랜지스터의 '모양'을 계속 바꿔왔어요. 처음엔 평평한 평면 구조였다가, 채널을 지느러미처럼 세운 핀펫(FinFET)으로 갔고, 지금은 게이트가 채널을 사방에서 완전히 감싸는 GAA 나노시트 구조로 넘어가고 있어요. 감싸는 면을 늘려야 전기를 더 확실히 통제할 수 있거든요. 참고로 이 2나노급 나노시트 구조를 일찌감치 시연한 곳이 바로 IBM이에요.

그럼 1나노 벽은 어떻게 넘나요

여기서부터는 새로운 무기들이 등장해요.

하나는 CFET(complementary FET)이에요. 지금은 n타입과 p타입 트랜지스터를 바닥에 나란히 깔거든요. 이걸 옆이 아니라 위아래로 쌓는 거예요. 그러면 차지하는 면적이 확 줄죠. 1층집을 2층집으로 올리는 셈이에요.

또 하나는 채널 물질 자체를 바꾸는 거예요. 지금은 실리콘을 쓰는데, 원자 한두 겹 두께밖에 안 되는 2차원 물질(이황화몰리브덴 같은)로 채널을 만들면 진짜 옹스트롬(나노의 10분의 1) 단위까지 얇아질 수 있어요. 여기에 전원선을 칩 뒷면으로 빼는 후면 전력 공급, High-NA EUV라는 차세대 노광 장비까지 더해지는 흐름이에요.

IBM의 위치와 업계 맥락

재밌는 건 IBM은 정작 칩을 대량 생산하는 공장(파운드리)이 없다는 거예요. 대신 연구에서는 세계 최정상이에요. 뉴욕 알바니의 나노텍 연구단지에서 삼성전자, 일본 라피더스 같은 곳과 협업하면서 차세대 구조를 먼저 검증하고, 그 기술을 생산 기업에 전수하는 역할을 해요. 앞서 말한 2나노 나노시트도 IBM발이었죠.

실제 양산 경쟁은 TSMC, 삼성전자, 인텔이 벌이고 있어요. 무어의 법칙이 끝났다는 얘기가 한참 나왔지만, 이렇게 구조와 물질을 바꿔가며 아직도 길을 뚫고 있는 거예요.

한국 개발자·엔지니어에게 주는 시사점

삼성전자 파운드리와 직접 맞닿은 영역이라, 반도체 쪽에 관심 있다면 이 로드맵은 꼭 알아둘 만해요.
소프트웨어 개발자에게도 의미가 있어요. 하드웨어 성능이 옛날처럼 거저 좋아지지 않으니까, 코드를 효율적으로 짜는 성능 최적화의 가치가 다시 올라가거든요.
단일 칩 미세화가 한계에 가까워지면서 칩렛(작은 칩을 레고처럼 붙이기) 같은 이종 집적 기술도 같이 떠오르고 있어요.