슈미트 트리거: 잡음에 흔들리지 않는 비교기 설계의 기본기

센서 신호를 디지털로 바꾸거나 느리게 변하는 아날로그 레벨을 판정할 때, 실무자들이 가장 자주 마주치는 골칫거리 중 하나가 '채터링(chattering)'이다. 일반 비교기(comparator)는 입력이 기준 전압을 넘어설 때마다 출력을 반전시키는데, 잡음이 섞인 신호나 천천히 변하는 신호가 기준 전압 근처에 머물면 미세한 노이즈만으로도 임계점을 여러 번 넘나들며 출력이 고속으로 요동친다. 이 불필요한 전이는 디지털 회로에 헛된 트리거를 만들고 전력을 낭비하며, 센서 인터페이스의 신뢰성을 떨어뜨린다. 슈미트 트리거는 바로 이 문제를 정공법으로 해결하는 회로다.

히스테리시스가 왜 필요한가

슈미트 트리거의 핵심은 '히스테리시스(hysteresis)', 즉 두 개의 서로 다른 임계 전압을 두는 것이다. 상승하는 입력에는 높은 임계값 V(TH)을, 하강하는 입력에는 낮은 임계값 V(TL)을 적용해, 그 사이 구간(히스테리시스 창) 안에서 오가는 잡음은 출력을 바꾸지 못하게 한다. 이 동작은 양의 피드백(positive feedback)으로 구현되며, 결과적으로 두 개의 안정 상태를 가진 쌍안정 전달 특성이 만들어진다. 흥미롭게도 이 회로는 오토 슈미트가 1934년 신경 세포의 신호를 측정하려다 고안한 것으로, 증폭기에 양의 피드백을 걸어 입력의 상승·하강 방향에 따라 스위칭 지점을 다르게 한 데서 출발했다. 덕분에 에지가 완만하거나 잡음이 큰 입력에서도 깨끗한 디지털 출력을 얻을 수 있다.

연산증폭기 기반 설계와 임계값 계산

op-amp로 직접 설계할 때는 임계값을 저항비로 명확히 계산할 수 있다는 점이 실무적으로 중요하다. 반전형(inverting) 구성에서 입력 저항 R1, 피드백 저항 R2, 포화 전압 V(sat)을 쓰면 V(TH) = (R1 / (R1 + R2)) × V(sat), V(TL)은 그 부호를 뒤집은 값이 되고, 히스테리시스 폭은 (2 × R1 / (R1 + R2)) × |V(sat)|로 정리된다. 예를 들어 ±5V 전원에 V(sat)이 약 4.5V이고 R1 = 10kΩ, R2 = 30kΩ이면 저항비는 0.25가 되어 임계값은 약 ±1.13V, 히스테리시스는 약 2.25V가 된다. 히스테리시스를 줄이려면 R2 대비 R1을 낮추면 된다.

비반전형(non-inverting)은 저항비 R1 / R(f)로 임계값이 결정되며 V(UT) = +(R1 / R(f)) × V(sat), V(LT)은 그 음수 값이다. 부호가 반전형과 반대이고 임계값이 0을 중심으로 대칭이라, 영교차(zero-cross) 검출이나 사인파를 구형파로 바꾸는 용도에 잘 맞는다. 대칭 임계값 ±1V를 원한다면 R1 / R(f)를 원하는 임계값과 V(sat)의 비, 즉 약 0.22로 잡고 R1 = 22kΩ, R(f) = 100kΩ 같은 편한 값을 고르면 된다. 다만 실제 op-amp는 전원 레일보다 약간 낮은 지점에서 포화하므로, 계산값보다 임계값이 조금 낮게 나올 수 있음을 감안해야 한다.

이산 소자와 집적 소자의 선택

트랜지스터로 직접 구성하는 방식도 있다. 두 BJT가 공통 이미터 저항 R(E)를 공유하면 출력 상태에 따라 이미터 전압이 바뀌면서 히스테리시스가 생긴다. 작은 신호용 트랜지스터에 수백 옴대의 R(E)를 쓰면 대략 0.3~0.5V 수준의 히스테리시스를 얻어 TTL 레벨 신호에 적합하다. 다만 전류를 너무 크게 잡으면 히스테리시스가 줄고, 너무 작으면 회로가 발진할 수 있어 전류 설계에 주의가 필요하다. 이산 회로는 부피가 크고 바이어싱 부담이 있어, 오늘날 대부분의 설계는 히스테리시스를 내장한 CMOS 로직 게이트를 쓴다.

대표적으로 SN74HC14 헥스 인버터는 2~6V 전원에서 동작하며, 4.5V 공급 시 V(T+) 전형값 약 2.5V, V(T−) 약 1.6V로 0.4V에서 2.1V에 이르는 넓은 히스테리시스를 제공한다. 임계값이 전원 전압에 따라 확장되므로 5V 로직에서 느린 에지와 잡음 신호를 정리하는 데 유용하다. 단일 게이트인 SN74LVC1G14는 1.65~5.5V 전원을 지원하고, 5.5V에서 V(T+)이 2.61~3.33V, V(T−)이 1.87~2.29V로 0.71~1.11V의 히스테리시스를 낸다. 조정 가능한 히스테리시스가 필요하면 2~36V 범위의 LM393 듀얼 비교기(대신호 응답 약 300ns)나, 40ns 전파 지연에 1.2mV의 내부 히스테리시스를 내장한 TLV3201 같은 비교기 IC를 검토할 수 있다.

설계에서 놓치기 쉬운 지점

실무에서 값을 정할 때의 원칙은 명확하다. 히스테리시스 폭은 예상되는 최대 잡음 진폭보다는 넓게, 그러나 감도를 해칠 만큼 크지는 않게 잡아야 한다. 예컨대 ±100mV의 잡음을 가진 센서라면 히스테리시스를 최소 ±200mV 이상으로 설계한다. 히스테리시스가 너무 크면 노이즈 내성은 좋아지지만 전파 지연이 커지고 아날로그 파형 변환이 왜곡될 수 있으므로, 이 상충을 애플리케이션에 맞게 조율하는 것이 핵심이다. 또한 실제 op-amp와 비교기에는 바이어스 전류와 입력 오프셋 전압이 있어, 저항값을 10kΩ~100kΩ 범위로 유지해야 임계값에 미치는 영향을 줄일 수 있다. LM393처럼 오픈 컬렉터 출력을 쓰는 소자는 풀업 저항이 필수인데, 이 값과 부하 커패시턴스가 함께 전파 지연을 결정하므로 풀업이 너무 크면 상승 에지가 느려진다는 점을 기억해야 한다. 단일 전원에서 접지보다 높은 레벨을 검출하려면 반전 입력을 전원의 절반 등 기준 전압으로 바이어스하고, 그에 맞춰 임계값 식을 다시 세우면 된다.